SC6302
◼ 支持 JEDEC JESD204B◼ 超低 RMS 抖动 48fs RMS Jitter (12kHz 到 20MHz) @2457.6M 底噪：-153dBc/Hz @2457.6MHz◼ PLL2 可提供多达 14 路差分时钟 最多 7 个 SYSREF 时钟 时钟最大输出频率 3.2GHz 支持 LVPECL ,LVDS,CML 等输出接口 输出通道支持任意整数除频◼ PLL2 可支持 24bit 小数模式 支持内部两个 VCO 自动切换◼ 支持最多 2 个缓冲压控振荡器 (VCXO) 输出◼ 信号丢失 (LOS) 检测和无中断参考切换◼ Holdover 10bit 高精度 ADC/DAC◼ 4 个 GPIO 报警/状态指示器◼ 支持最高 3200 MHz 的外部 VCO 输入◼ 工作温度：-40℃ 到 85℃◼ 工作电压：3.15V 到 3.45V◼ QFN-68
2025
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